衛(wèi)星通信中LDPC編譯碼研究與實現(xiàn).pdf

1、近年來，低密度奇偶校驗碼(LDPC)由于具有接近香農極限的糾錯性能，在信道編碼領域已經引起越來越多學者的關注。LDPC碼的研究方向就是盡可能的降低編碼和譯碼的復雜度，找到一種適合硬件實現(xiàn)的碼型。準循環(huán)LDPC(QC-LDPC)碼是從LDPC碼衍生出來的一類碼。利用其校驗矩陣的準循環(huán)特性，可以通過循環(huán)移位寄存器實現(xiàn)線性復雜度的編碼，在譯碼時可通過并行處理提高吞吐量。本文依托國防基礎科研計劃資助項目(B3120133002)，采用理論研究和

2、硬件實現(xiàn)相結合的方法，對QC-LDPC碼的編碼和譯碼算法進行了深入研究，并基于 FPGA完成了編、譯碼器的硬件設計。
　　本文在簡單介紹了 LDPC碼的定義、構造方式和編碼算法等相關理論后，基于 QC-LDPC碼的生成矩陣，提出了串行和并行兩種編碼器結構，并在 FPGA上做了硬件實現(xiàn)和仿真驗證。通過綜合結果對編碼器的硬件資源消耗和編碼速率進行了比較分析。
　　本文詳細介紹了和積譯碼算法原理，并對最小和算法的優(yōu)化方案進行比較研

3、究，最終選擇了歸一化方案對最小和算法進行優(yōu)化。通過誤碼率性能仿真，改進后的算法只比對數(shù)域和積算法損失了0.1dB性能，而運算復雜度卻大幅降低。同時對歸一化最小和算法的量化方案進行了研究，并進行了定點仿真驗證。
　　基于傳統(tǒng)的譯碼器結構和調整后的歸一化最小和算法，提出了一種節(jié)約存儲資源的 QC-LDPC碼譯碼器。在 FPGA上對譯碼器的主要模塊進行了電路設計和時序仿真，驗證了設計的可靠性。與傳統(tǒng)的譯碼器相比，改進后的譯碼器不需要存儲