8位高速CMOS DAC的研究和設計.pdf_第1頁
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文檔簡介

1、RESEARCHANDDESIGNOF8BITHIGHSPEEDCMOSDACAThesisSubmittedtoSoutheastUniversityFortheProfessionalDegreeofMasterofEngineeringBYJIANGTengxiaoSupervisedbyProfessorLIWenyuanSeniorEngineer洲WeenlWel。YANInstituteofRF&OEICsSchoolof

2、InformationScienceandEngineeringSoutheastUniversityMarch2014摘要捅要無線通信技術是當前發(fā)展最迅速、最具活力的技術領域之一，其數據傳輸速率已經高達幾百Mbps。作為無線通信系統(tǒng)的關鍵接口部件，數模轉換器已經成為制約高速數據通信的瓶頸，因此研究和設計GHz采樣頻率的高速DAC芯片具有十分重要的現實意義。論文對DAC各種現有結構進行分析和比較，確定適合高速應用的結構。然后分析了電流源

3、的匹配誤差和有限輸出阻抗對DAC性能的影響，為電路設計提供理論指導和依據。在電路設計時，針對電流源和數字邏輯電路部分進行高頻性能優(yōu)化。電流源采用共源共柵結構，提高了電流源在低頻和高頻下的輸出阻抗，電流源版圖設計時采用層次對稱開關順序以減小梯度誤差；開關電路中加入虛擬管以減小時鐘饋通效應；各數字邏輯模塊都采用單相時鐘技術，可以避免兩相時鐘帶來的時序偏差和滿足系統(tǒng)高速率的要求。本文基于TSMC0181xrnCMOS工藝設計了兩個GHz采樣頻

4、率的高速電流舵DAC。8位DAC采用44分段溫度計譯碼結構，完成了電路和版圖設計，版圖面積為875pm600tma。版圖后仿真結果表明，DAC的微分非線性DNL=012LSB，積分非線性INL=023LSB。當時鐘采樣頻率2GHz，正弦輸入信號頻率為476MHz時，SFDR=5043dB。在18V電源供電下，電路總功耗為2663mW。4位DAC采用與8位DAC相同的電路結構，已經流片驗證，芯片面積為6759m5251am。測試結果表明，

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