基于DSP-FPGA的高速數(shù)據(jù)采集與處理.pdf

1、隨著社會的發(fā)展，高速數(shù)據(jù)采集系統(tǒng)已經(jīng)廣泛的應用到航空航天電子設備、多媒體、雷達信號處理、數(shù)字寬帶通信等各個領域。隨著制造工藝技術的提高，采樣速率高達G赫茲的高速采集芯片已經(jīng)問世，對應的超高速數(shù)據(jù)處理和海量數(shù)據(jù)傳輸也成為研究的熱點問題，同時，對于數(shù)據(jù)采集系統(tǒng)的一些關鍵技術指標精度、分辨率、采集速率等的要求也越來越高。
　　本文首先介紹了高速數(shù)據(jù)采集和處理技術在國內(nèi)外的現(xiàn)狀以及當前的發(fā)展態(tài)勢，然后建立采樣速率高達G赫茲的高速采集系統(tǒng)，

2、采樣間隔最小可達幾個皮秒。高速信號在電纜中傳輸會發(fā)生上升邊沿變緩、過沖、振鈴等信號畸變問題，該系統(tǒng)對在電纜中傳輸?shù)母咚傩盘栠M行采樣、處理和分析。在這種狀況下，本文提出了以FPGA和高速AD轉(zhuǎn)換器為核心的高速數(shù)據(jù)采集系統(tǒng)設計方案，并對高速信號完整性進行分析，合理設計PCB中走線和器件的布局，對在高噪聲環(huán)境下的軟件濾波和高速數(shù)據(jù)傳輸過程中差錯控制技術做了相應研究。
　　高速信號在電纜中進行傳輸時，遇到電纜中因短路、斷路等故障造成阻抗變

3、化的節(jié)點時，高速信號就會發(fā)生反射對原始信號造成干擾，從而造成高速數(shù)據(jù)采集系統(tǒng)采集的數(shù)據(jù)發(fā)生偏差。還有，前端采集電路造成的非線性誤差和環(huán)境噪聲的影響，這些因素都導致采集到的數(shù)據(jù)與真實數(shù)據(jù)相比有一定的偏差。因此，為了消除該偏差對高速信號的影響，本文建立了基于最小二乘算法的分段擬合模型，該模型對采集的數(shù)據(jù)進行非線性處理,并且經(jīng)過仿真和驗證可以發(fā)現(xiàn)處理后的數(shù)據(jù)誤差在0.1％之內(nèi)。
　　最后，充分應用上述研究成果，建立了高速信號處理和分析的

4、通用驗證平臺，該平臺基于 DSP+FPGA為核心進行軟件和硬件實現(xiàn)，可以對高速信號進行采樣、分析和處理。在高速信號在電纜中傳輸場景下,如果電纜發(fā)生短路和斷路等故障，通過對高速信號分析，可以定位故障點的位置，利用該系統(tǒng)測量長度50到100米的電纜發(fā)現(xiàn)誤差在1米之內(nèi)。通過該平臺的微型阻抗測量功能可以得到電纜的阻抗，另外還能實現(xiàn)電壓、頻率、電容等功能的測量，這些參數(shù)可以作為今后高速信號傳輸特性分析的一個重要依據(jù)，為今后充分研究高速信號在傳輸中