BIST電路的實現(xiàn)以及對SRAM的測試.pdf

1、依照摩爾定律，集成度按每三年四倍的速度增長，但芯片比特數(shù)增長速度約為每3.1年四倍，這將導(dǎo)致存儲器存儲單元面積的減小，密度增加。與此同時，芯片比特數(shù)的指數(shù)增長導(dǎo)致存儲器價格下降。對存儲器測試而言，存儲單元密度的增長也使得故障靈敏度隨之增長，芯片中的故障也將變得越來越復(fù)雜，從而檢測這些故障所花費的測試時間和測試成本都將有所增加。由于這些因素的存在，使測試費用并不能和存儲器價格同等下降。因此，如何在保證測試故障覆蓋率的同時，降低存儲器芯片測

2、試成本成為新一代集成電路測試研究中的重點。
　　 對于存儲器測試而言，主要有對存儲器的直接存取測試、內(nèi)嵌CPU測試、存儲器內(nèi)建自測試等測試方法。其中存儲器內(nèi)建自測試方法以其獨有的優(yōu)勢成為現(xiàn)如今的主流測試方法:更好的測試缺陷覆蓋率;較強的可操作性;對自動化設(shè)備的依賴性降低;由于集成于芯片內(nèi)部，故只需在芯片上增加測試引腳;可實現(xiàn)自動化測試，可實現(xiàn)全速測試等。故本文著重對存儲器內(nèi)建自測試電路進行研究。
　　 本文首先介紹了幾種

3、存儲器測試的常見方法，分析每種測試方法的測試時間、測試故障覆蓋率等因素，并選擇存儲器的內(nèi)建自測試這個方法。由于其可以集成在芯片內(nèi)部，使得芯片測試可以實現(xiàn)全速測試，且隨著存儲器容量變大，其電路面積所占比例相對降低，有效的降低測試成本。隨后介紹了存儲器內(nèi)建自測試電路的基本框架理論，并在此基礎(chǔ)上，列舉了芯片的傳統(tǒng)故障類型，解釋每個故障建模的來源以及一般解決辦法。緊接著對存儲器相關(guān)測試算法加以總結(jié)分析，并著重對March算法進行介紹，分析其幾種

4、不同的改進形式，利用MarchC+算法將存儲器內(nèi)建自測試電路采用TSMC65nm工藝，使用Mentor公司Mbistarchitect軟件工具實現(xiàn)從前仿到后仿的流程，章節(jié)最后給出其仿真結(jié)果。在此基礎(chǔ)之上設(shè)計內(nèi)建自測試的電路。本文主要其中兩部分的電路:用于產(chǎn)生內(nèi)建自測試電路控制信號的狀態(tài)機的實現(xiàn)，對預(yù)期和測試結(jié)果進行比較的比較電路。分析狀態(tài)機原理以后對狀態(tài)機進行設(shè)計，設(shè)計狀態(tài)機的狀態(tài)轉(zhuǎn)移圖，并給出在相應(yīng)控制信號作用下的仿真結(jié)果。本文比較器