基于DDS和數(shù)字鎖相環(huán)頻率合成器的研究.pdf

1、頻率合成器是電子系統(tǒng)的核心設(shè)備之一,已經(jīng)廣泛的應(yīng)用在通信、自動(dòng)測(cè)量、自動(dòng)控制、計(jì)算機(jī)控制和遙感測(cè)量等眾多領(lǐng)域。隨著電子技術(shù)的高速發(fā)展,對(duì)于頻率合成技術(shù)的要求也在不斷提高,本設(shè)計(jì)就針對(duì)現(xiàn)有頻率合成器分辨率不夠高、轉(zhuǎn)換時(shí)間較長(zhǎng)及相位噪聲大等缺點(diǎn),提出一種基于 D DS和數(shù)字鎖相環(huán)的頻率合成器,該頻率合成器分辨率高、可輸出較高頻段的頻率。
　　論文的主要工作概況如下:
　　(1)從頻率合成技術(shù)的背景出發(fā),認(rèn)真分析了鎖相環(huán)(PLL)

2、和直接數(shù)字合成(DDS)技術(shù)的基本原理,并分別對(duì)DDS和PLL技術(shù)進(jìn)行了優(yōu)缺點(diǎn)的對(duì)比,根據(jù)給出的一些具體指標(biāo),最終確立了本次設(shè)計(jì)的具體方案。
　　(2)采用DDS激勵(lì)全數(shù)字鎖相環(huán)(ADPLL)運(yùn)用多環(huán)路合成技術(shù)的設(shè)計(jì)方案,該方法是在DDS直接激勵(lì)PLL的基礎(chǔ)上做的一種改進(jìn),其特點(diǎn)是很好的結(jié)合DDS和PLL兩者的優(yōu)越性,設(shè)計(jì)完成一種新型的頻率合成器。
　　(3)本設(shè)計(jì)中DDS模塊由AT89C51單片機(jī)和高性能的AD9851芯片

3、組成。由于全數(shù)字的鎖相環(huán)在集成化和數(shù)字化有獨(dú)特的優(yōu)勢(shì),所以用ADPLL代替?zhèn)鹘y(tǒng)的PLL,并用FPGA開(kāi)發(fā)板來(lái)具體實(shí)現(xiàn)ADPLL的功能。
　　(4)本文從設(shè)計(jì)方案入手,通過(guò)具體的編程和實(shí)際電路設(shè)計(jì),詳細(xì)的介紹了每一個(gè)模塊的功能,最終完成整個(gè)系統(tǒng)的設(shè)計(jì)和性能測(cè)試。
　　本文提出的雙鎖相環(huán)路的方案比傳統(tǒng)的DDS直接激勵(lì)P L L的方案多出了一個(gè)環(huán)路,能夠充分利用直接數(shù)字合成的高分辨率和鎖相環(huán)的高頻率輸出的優(yōu)點(diǎn),具有良好的應(yīng)用前景。