NoC系統(tǒng)的內建自測試(BIST)技術研究.pdf

1、隨著集成電路的不斷發(fā)展,集成在單一芯片上晶體管數量也越來越多,使得片上系統(tǒng)(System-on-chip,SoC)在設計過程中遇到了通信效率低、擴展性差、全局時鐘難以同步等問題。為了解決以上的問題,部分學者提出了片上網絡(Network-on-chip, NoC)的概念,其核心思想是借鑒并移植計算機網絡中的概念和方法,能從體系結構上解決片上系統(tǒng)存在的上述問題。隨著NoC體系結構的提出,基于片上網絡的測試技術研究正受到越來越多的重視,如何

2、對片上網絡進行高速有效的測試成為了當下的一個熱點的問題。傳統(tǒng)的測試技術由于檢測過程復雜、耗時、費用高、故障檢測率低,不能滿足高效測試的需要,而內建自測試(Build-In Self Test,BIST)技術能克服上述的不足,所以對片上網絡進行內建自測試技術的研究有重要的現實意義。
　　本文研究了NoC的體系結構以及相關理論,介紹了NoC系統(tǒng)(通信架構與IP核)的相關測試技術,并對內建自測試技術和性能做了相關的研究和分析。在此基礎上

3、,提出了一種NoC互連線的內建自測試策略,該方法在NoC資源網絡接口中內嵌測試矢量生成器和輸出響應分析器模塊,完成片上網絡中東、南、西、北四個方向互連線的并行測試以及故障定位測試。另外還就NoC系統(tǒng)中的SRAM存儲器IP核進行了內建自測試方法的研究,采用March C+算法并加以優(yōu)化改進,復用NoC作為測試存取路徑,設計了BIST電路并完成對NoC SRAM的測試。本文的設計均使用Verilog語言完成,并在ModelSim仿真環(huán)境下進