超高速Flash ADC集成電路設計.pdf

1、隨著半導體技術的發(fā)展,模數(shù)轉換器(Analog to Digital Converter, ADC)作為模擬與數(shù)字接口電路的關鍵模塊,對性能的要求越來越高。為了滿足這些要求,模數(shù)轉換器正朝著低功耗、高分辨率和高速度方向快速發(fā)展。在磁盤驅動器讀取通道、測試設備、纖維光接收器前端和日期通信鏈路等高性能系統(tǒng)中,高速模數(shù)轉換器是最重要的結構單元。因此,對模數(shù)轉換器的性能,尤其是速度的要求與日俱增,甚至是決定系統(tǒng)性能的關鍵因素。
　　在分析

2、各種結構的高速模數(shù)轉換器的基礎上,本文設計了一個分辨率為6位,采樣時鐘為1GS/s的超高速模數(shù)轉換器。本設計采用的是最適合應用于超高速 A/D轉換器的全并行結構,整個結構是由分壓電阻階梯,電壓比較器,數(shù)字編碼電路三部分組成。在電路設計過程中,主要從以下幾個方面進行分析和改進:采用了無采樣/保持電路的全并行結構;在預放大電路中,使用交叉耦合對晶體管作為負載來降低輸入電容和增加放大電路的帶寬,從而提高比較器的比較速度和信噪比;在比較器的輸出

3、端采用時鐘控制的自偏置差分放大器作為輸出緩沖級,使得比較輸出結果能快速轉換為數(shù)字電平,以此來提高ADC的轉換速度;在編碼電路上,先將比較器輸出的溫度計碼轉換成格雷碼,再把格雷碼轉換成二進制碼,這樣進一步提高ADC的轉換速度和減少誤碼率。
　　本文采用 SMIC0.18-μm CMOS混合信號工藝,整個系統(tǒng)的版圖面積為0.415 mm2。仿真結果顯示,在采用時鐘為1GS/s,輸入模擬信號為14.78MHz時,有效位為5.9比特。在電