帶冗余位的14位20MSPS SAR ADC設(shè)計研究.pdf

1、無線通信技術(shù)的快速發(fā)展，使無線通信標(biāo)準(zhǔn)朝著更快的數(shù)據(jù)傳輸率、更高的數(shù)據(jù)傳輸質(zhì)量和多模支持的方向發(fā)展。同時，便攜式消費類電子的普及要求電池續(xù)航的時間盡可能長。因此對高速、高精度和低功耗模數(shù)轉(zhuǎn)換器（ADC）的設(shè)計提出了新的挑戰(zhàn)。流水線模數(shù)轉(zhuǎn)換器（Piplined ADC）基于并行工作方式，在速度、精度和功耗方面實現(xiàn)了較好的折中，是目前高速、高精度ADC的主流實現(xiàn)技術(shù)。然而，Piplined ADC需要運算放大器等線性增益模塊，隨著 CMOS

2、特征尺寸和相應(yīng)電源電壓的降低，高性能運算放大器的設(shè)計變得越來越困難。逐次逼近模數(shù)轉(zhuǎn)換器（SAR ADC）不需要運算放大器，模擬模塊少，采用電容DAC網(wǎng)絡(luò)能顯著降低功耗，但基于串行工作方式，目前主要應(yīng)用于中低等速度中等精度的領(lǐng)域。工藝尺寸的進(jìn)步和時域交織技術(shù)的發(fā)展，為高速SAR ADC的實現(xiàn)提供了條件；高精度SAR ADC主要受DAC電容失配和噪聲的限制，數(shù)字校準(zhǔn)和噪聲整形等技術(shù)，使得高速高精度SAR ADC的實現(xiàn)成為可能，并且該結(jié)構(gòu)還具

3、有低功耗的優(yōu)勢。
　　本文首先以傳統(tǒng)二進(jìn)制D/A轉(zhuǎn)換器為例，詳細(xì)介紹了SAR ADC的工作原理。電荷再分配SAR ADC功耗低，適應(yīng)工藝的變化，但它的轉(zhuǎn)換精度受DAC電容失配的限制，而數(shù)字校準(zhǔn)技術(shù)是解決失配問題最有效的方法。接著介紹了帶冗余位的SAR ADC，即sub-radix-2 SAR ADC，詳細(xì)闡述了sub-radix-2結(jié)構(gòu)的誤差容忍窗口以及對于給定的失配，radix和轉(zhuǎn)換次數(shù)的選擇。基于該結(jié)構(gòu)，設(shè)計了一款擾動數(shù)字校準(zhǔn)

4、的14位20MS/s SAR ADC，分別從電路結(jié)構(gòu)、校準(zhǔn)模式整體電路時序分析及擾動電路的實現(xiàn)、片內(nèi)參考電壓緩沖器、DAC電容網(wǎng)絡(luò)、采樣開關(guān)、高速高精度比較器、異步邏輯電路和數(shù)字校準(zhǔn)電路實現(xiàn)等方面，對該款A(yù)DC進(jìn)行了詳細(xì)的說明。
　　本文采用TSMC65nm CMOS工藝實現(xiàn)了帶冗余位的14位20MS/s SAR ADC，為降低電路功耗，采用雙電源供電，模擬模塊電源電壓為2.5V，數(shù)字模塊電源電壓為1.2V。由于采用基于擾動的數(shù)字

5、校準(zhǔn)技術(shù)來解決電容失配的問題，所以SAR ADC中 DAC陣列大小僅取決于 kT/C而不會影響線性度，這樣極大的降低了電路的功耗和芯片面積。同時sub-radix-2冗余結(jié)構(gòu)減小了DAC陣列寄生電容對整體的影響，并且片內(nèi)參考電壓緩沖器的引入解決了由于引線鍵合影響DAC建立不完全的問題。由于采用片內(nèi)參考電壓供電，為節(jié)省功耗，采用只有VREF和Gnd供電的DAC電容網(wǎng)絡(luò)，并且采用預(yù)置位的上極板采樣技術(shù)保證共模電平保持不變，降低了比較器設(shè)計的

6、難度。在雙電源電壓下，當(dāng)采樣頻率為20MS/s，輸入信號為奈奎斯特（Nyquist）頻率時，整體電路的功耗為20.9mW（數(shù)字校準(zhǔn)電路功耗2.1mW，核心電路模塊功耗為18.8mW，其中片內(nèi)參考電壓緩沖器功耗為9.85mW），校準(zhǔn)前輸出信號的無雜散波動態(tài)范圍（SFDR）為66.19dB，信號噪聲失真比（SNDR）為57.97dB，有效位數(shù)（ENOB）為9.34位；校準(zhǔn)后SFDR為109.93dB，SNDR為82.74dB，ENOB達(dá)13