電荷泵鎖相環(huán)的壓控振蕩器設(shè)計(jì).pdf

1、隨著片上系統(tǒng)(SoC，System on Chip)技術(shù)的發(fā)展，提供系統(tǒng)時(shí)鐘的鎖相環(huán)(PLL，Phase Locked Loop)已經(jīng)成為SoC的重要組成部分，PLL的性能對(duì)整個(gè)SoC系統(tǒng)的性能有重要影響。CMOS壓控振蕩器(VCO，Voltage ControlledOscillator)由于具有頻率可控的優(yōu)點(diǎn)而成為PLL內(nèi)部振蕩器的主流設(shè)計(jì)形式。本文采用SMIC0.35um工藝設(shè)計(jì)一種具有較大頻率調(diào)節(jié)范圍和低噪聲的差分環(huán)形壓控振蕩器

2、作為PLL內(nèi)部的頻率源，該P(yáng)LL可應(yīng)用于高速D/A、A/D轉(zhuǎn)換器等電路的設(shè)計(jì)。 在介紹振蕩器基本原理的基礎(chǔ)上，首先分析環(huán)形振蕩器的結(jié)構(gòu)，并結(jié)合具體性能指標(biāo)的要求選定負(fù)載控制型六級(jí)環(huán)形壓控振蕩器的結(jié)構(gòu)進(jìn)行設(shè)計(jì)。隨后給出了完整的設(shè)計(jì)過程，包括電路設(shè)計(jì)和版圖設(shè)計(jì)。作為一個(gè)重要的設(shè)計(jì)環(huán)節(jié)，在設(shè)計(jì)的最初階段針對(duì)VCO做了基于Verilog_A的行為建模與仿真，由此得出的一些結(jié)論直接指導(dǎo)后續(xù)設(shè)計(jì)，同時(shí)也有效節(jié)省了設(shè)計(jì)和仿真時(shí)間。電路設(shè)計(jì)主要

3、包括偏置電路、環(huán)形振蕩器單元電路以及整形電路等內(nèi)容。特別地，為了減少PLL的鎖定時(shí)間，在偏置電路中引入限頻電路；為了給PLL提供全擺幅的是信號(hào)，在VCO的輸出電路后設(shè)計(jì)了整形電路。版圖設(shè)計(jì)是模擬混合信號(hào)電路設(shè)計(jì)的重要環(huán)節(jié)，為了減少版圖設(shè)計(jì)過程中可能引入的噪聲和干擾，本文還給出了基于匹配、對(duì)稱、屏蔽干擾等方面的版圖設(shè)計(jì)。 利用HSPICE和Spectre以及混合信號(hào)仿真工具Nanosim，對(duì)相關(guān)電路進(jìn)行了布局布線前、后仿真。仿真結(jié)