基于初始驗(yàn)證的自動(dòng)流水線生成.pdf

1、隨著大規(guī)模集成電路事業(yè)的飛速發(fā)展，在單一LSI芯片上集成完整的系統(tǒng)已經(jīng)成為可能。而作為其中重要組成部分的驗(yàn)證，尤其是對(duì)于大規(guī)模系統(tǒng)的驗(yàn)證過(guò)程往往要消耗大量的時(shí)間，甚至占據(jù)了整個(gè)設(shè)計(jì)時(shí)間的百分之六十以上。為了減少驗(yàn)證過(guò)程，利用FPGA驗(yàn)證是一種較為可行且普遍的功能性測(cè)試模式，但這種方法也存在其相應(yīng)的弊端，就是在驗(yàn)證大規(guī)模系統(tǒng)的時(shí)候由于結(jié)構(gòu)的限制往往需要較長(zhǎng)的時(shí)間來(lái)完成。
　　 本文探討了一種全新的電路驗(yàn)證加速方法，即自動(dòng)生成流水線

2、結(jié)構(gòu)。在這種方法中，輸入端是FPGA的生成結(jié)果，且通過(guò)在電路中增添邏輯單元來(lái)將電路分割成流水線的結(jié)構(gòu)，從而達(dá)到增加處理速度、改進(jìn)處理結(jié)果的目的。在這里我們必須注意的是這種建立流水線結(jié)構(gòu)的方法將把系統(tǒng)中的某個(gè)需要改進(jìn)的組合電路分割成兩個(gè)甚至多個(gè)部分從而達(dá)到降低延遲以及增大速度的結(jié)果，但相應(yīng)的電路的最高頻率也會(huì)增加。通過(guò)用這種流水線結(jié)構(gòu)，電路的數(shù)據(jù)處理量被大幅度的提高了。另外，為了減少流水線結(jié)構(gòu)所帶來(lái)的附加資源損耗，本文還提出了一種基于基礎(chǔ)