課程設(shè)計---直接數(shù)字式頻率合成器(dds)的設(shè)計

1、<p>　　EDA技術(shù)課程設(shè)計報告</p><p>　　課題名稱： DDS直接數(shù)字式頻率合成器的設(shè)計</p><p><b>　　目 錄</b></p><p><b>　　一 概述1</b></p><p>　　(一） 設(shè)計背景及意義1</p><p>　

2、　(二） 設(shè)計要求1</p><p><b>　　二 設(shè)計方案1</b></p><p>　　(一） 直接數(shù)字式頻率合成器(DDS)的基本結(jié)構(gòu)1</p><p>　　(二） 基本DDS結(jié)構(gòu)的常用參量計算2</p><p>　　(三） DDS的工作原理2</p><p><b>

3、　　三 軟硬件設(shè)計3</b></p><p>　　(一） VHDL程序3</p><p>　　(二） ROM源代碼7</p><p>　　(三） ROM定制7</p><p>　　(四） 仿真波形圖8</p><p>　　(五） D/A轉(zhuǎn)換電路8</p><p><

4、b>　　四 調(diào)試過程8</b></p><p><b>　　五 實驗結(jié)果9</b></p><p><b>　　六 心得體會9</b></p><p><b>　　七 參考文獻(xiàn)9</b></p><p>　　直接數(shù)字式頻率合成器(DDS)的設(shè)計<

5、/p><p><b>　　一、設(shè)計任務(wù)與要求</b></p><p><b>　　1、設(shè)計任務(wù)</b></p><p>　　設(shè)計并制作一個直接數(shù)字式頻率合成器(DDS)，包括加法器、寄存器、存儲器和D/A轉(zhuǎn)換器，基本結(jié)構(gòu)如圖1所示： </p><p>　　圖1 直接數(shù)字式頻率合成器(DDS)的基本結(jié)構(gòu)

6、</p><p><b>　　2、設(shè)計要求</b></p><p>　　輸出一路5V的正弦波、方波和三角波信號；</p><p>　　頻率范圍：10kHz200kHz；</p><p>　　結(jié)果能用示波器顯示。</p><p><b>　　二、設(shè)計方案</b></p&g

7、t;<p>　　直接數(shù)字式頻率合成（Direct Digital Frequency Synthesis，簡稱DDS或DDFS）是近年來發(fā)展起來的一種新的頻率合成技術(shù)。其主要優(yōu)點是相對帶寬很寬、頻率轉(zhuǎn)換時間極短（可小于20ns）、頻率分辨率很高（典型值為0.001Hz）、全數(shù)字化結(jié)構(gòu)便于集成、輸出相位連續(xù)、頻率、相位和幅度均可實現(xiàn)程控。DDS由于其頻率分辨率極低、頻率捷變速度極快、頻率跳變時相位連續(xù)、相位噪聲低、集成度高、

8、體積小、價格較低以及可靈活產(chǎn)生多種信號等傳統(tǒng)頻率合成技術(shù)無可比擬的優(yōu)點。</p><p>　　2.1 基本DDS結(jié)構(gòu)的常用參量計算</p><p>　　a) DDS的輸出頻率fout。</p><p>　　b) DDS的產(chǎn)生的相位。</p><p>　　c) DDS的頻率分辨率。</p><p>　　d) DDS的頻率

9、輸入字FW計算。</p><p>　　2.2 DDS的工作原理</p><p>　　2.2.1 相位累加器與頻率控制字FW </p><p>　　每來一個時鐘脈沖fclk，N位加法器將頻率控制字FW與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到加法器的

10、輸入端，使加法器在下一時鐘的作用下繼續(xù)與頻率控制字FW相加；另一方面將該值作為存儲器的地址輸出相應(yīng)的波形數(shù)據(jù)。最后經(jīng)D/A轉(zhuǎn)換成所需要的模擬波形。相位累加器在基準(zhǔn)時鐘的作用下，進(jìn)行線性相位累加，當(dāng)相位累加器加滿量時就會產(chǎn)生一次溢出，這樣就完成了一個周期，這個周期也就是DDS信號的頻率周期。</p><p>　　DDS輸出信號的頻率：</p><p><b>　　=</b&g

11、t;</p><p>　　設(shè)基準(zhǔn)時鐘為50MHz，累加器為32位，則,</p><p>　　假定FW=001h，則Fout=(1/)*50 MHz =11.6MHz?？梢姡ㄟ^設(shè)定相位累加器位數(shù)和頻率控制字可確定輸出頻率。</p><p>　　2.2.2相位控制字PW </p><p>　　每來一個時鐘脈沖fclk，加法器將相位控制字PW與

12、累加寄存器輸出的數(shù)據(jù)相加，把相加后的結(jié)果作為波形存儲器（ROM）的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形取樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到D／A轉(zhuǎn)換器，將數(shù)字量轉(zhuǎn)換成所要求合成頻率的模擬量信號。</p><p>　　2.2.3 數(shù)據(jù)存儲器</p><p>　　數(shù)據(jù)存儲器采用 LPM模塊的VHDL文本調(diào)用方式實現(xiàn)。</p>&l

13、t;p>　　ROM的深度為1024，輸出的數(shù)據(jù)為8位；</p><p>　　rom_data.mif 可參閱下例，設(shè)計時根據(jù)D／A轉(zhuǎn)換器的輸出極性確定相應(yīng)的取樣公式。</p><p>　　rom_data.mif 8位正弦波數(shù)據(jù)文件，用C語言生成。</p><p>　　rom_data.mif</p><p><b>　　W

14、IDTH=8;</b></p><p>　　DEPTH=1024;</p><p>　　ADDRESS_RADIX=DEC; </p><p>　　DATA_RADIX=DEC;</p><p>　　CONTENT BEGIN</p><p><b>　　0: 127;</b><

15、/p><p><b>　　1: 128;</b></p><p><b>　　2: 129;</b></p><p><b>　　3: 129;</b></p><p><b>　　...</b></p><p>　　1019: 123

16、;</p><p>　　1020: 124;</p><p>　　1021: 125;</p><p>　　1022: 125;</p><p>　　1023: 126;</p><p><b>　　END;</b></p><p><b>　　三、軟硬件設(shè)計&l

17、t;/b></p><p>　　3.1 VHDL程序</p><p>　　3.1.1 32位鎖存器的VHDL程序</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity reg32b is</p>

18、<p>　　port(load :in std_logic;</p><p>　　din :in std_logic_vector(31 downto 0);</p><p>　　dout:out std_logic_vector(31 downto 0));</p><p><b>　　end ;</b></p>&

19、lt;p>　　architecture behav of reg32b is</p><p><b>　　begin </b></p><p>　　process(load)</p><p><b>　　begin</b></p><p>　　if load'event and loa

20、d='1' then dout(31 downto 0)<=din(31 downto 0);</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end behav;</p><p>　　3.1.2 32位加法器的VHDL程序<

21、;/p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity adder32b is</p><p>　　port(a :in std_lo

22、gic_vector(31 downto 0);</p><p>　　b :in std_logic_vector(31 downto 0);</p><p>　　s:out std_logic_vector(31 downto 0));</p><p><b>　　end ;</b></p><p>　　archite

23、cture one of adder32b is</p><p><b>　　begin</b></p><p><b>　　s<=a+b;</b></p><p><b>　　end;</b></p><p>　　3.1.3 數(shù)字移相信號發(fā)生器頂層VHDL程序<

24、/p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity dds_vhdl is</p><p>　　port(clk:in std_lo

25、gic;</p><p>　　fword:in std_logic_vector(9 downto 0);</p><p>　　fout:out std_logic_vector(7 downto 0));</p><p><b>　　end;</b></p><p>　　architecture one of dds_

26、vhdl is</p><p>　　component reg32b</p><p>　　port(load :in std_logic;</p><p>　　din :in std_logic_vector(31 downto 0);</p><p>　　dout:out std_logic_vector(31 downto 0));<

27、;/p><p>　　end component;</p><p>　　component adder32b</p><p>　　port(a :in std_logic_vector(31 downto 0);</p><p>　　b :in std_logic_vector(31 downto 0);</p><p>　

28、　s:out std_logic_vector(31 downto 0));</p><p>　　end component;</p><p>　　component sin_rom1</p><p>　　port(address:in std_logic_vector(9 downto 0);</p><p>　　inclock:in st

29、d_logic;</p><p>　　q:out std_logic_vector(7 downto 0));</p><p>　　end component;</p><p>　　signal f32b,d32b,din32b:std_logic_vector(31 downto 0);</p><p><b>　　begin&l

30、t;/b></p><p>　　f32b(31 downto 22)<=fword; </p><p>　　f32b(21 downto 0)<="0000000000000000000000";</p><p>　　u1:adder32b port map(a=>f32b,b=>d32b,s=>din32b

31、);</p><p>　　u2:reg32b port map(dout=>d32b,din=>din32b,load=>clk);</p><p>　　u3:sin_rom1 port map(address=>d32b(31 downto 22),q=>fout,inclock=>clk);</p><p><b>

32、　　end;</b></p><p><b>　　3.2Rom定制</b></p><p><b>　　3.3 仿真波形圖</b></p><p>　　32位鎖存器的仿真波形圖</p><p>　　32位加法器仿真波形圖</p><p>　　ROM正弦波得仿真波形

33、圖</p><p>　　頂層三角波的仿真波形圖</p><p>　　頂層方波的仿真波形圖</p><p>　　頂層正弦波的仿真波形圖</p><p>　　3.4 D/A轉(zhuǎn)換電路</p><p>　　數(shù)字部分在EDA實驗箱上采用VHDL編程實現(xiàn)，輸出的信號值由ROM存儲，采用查表法輸出的數(shù)字信號經(jīng)過D/A轉(zhuǎn)換器DAC08

34、32和LM358（或者為OP07）運放后產(chǎn)生0V到5V之間的電壓信號。</p><p>　　圖2 D/A轉(zhuǎn)換單極性輸出設(shè)計圖</p><p><b>　　四．調(diào)試過程</b></p><p>　　1、對aader32b 和reg32b的調(diào)試</p><p>　　Adder32b是加法器，reg32b寄存器主要問題是對

35、仿真波形的調(diào)整，把各的時鐘設(shè)置統(tǒng)一，。對adder32b加法器的a,b設(shè)置為十進(jìn)制，寄存器的設(shè)置為16進(jìn)制，結(jié)果易于觀察，仿真圖都驗證了結(jié)果的正確性。</p><p>　　2、對dds_vhdl頂層文件的調(diào)試 </p><p>　　包括sin_rom 的三個波形圖的制作，包括做三個波形圖，正弦波，方波，三角波的制作，三個波形圖通過C語言程序?qū)崿F(xiàn)，生成zhengxianbo.mif、f

36、angbo.mif、sanjiao.mif文件，再逐個得出仿真波形圖。</p><p>　　3、D/A轉(zhuǎn)換電路的調(diào)試</p><p>　　在做管腳鎖定時候出現(xiàn)的問題是device的修改，接下來就比較順利了。</p><p><b>　　4、輸出波形調(diào)試</b></p><p>　　然后是連實際D/A電路，和開發(fā)板相連接。

37、電路雖然簡單，由于疏忽也出現(xiàn)了一點小問題，導(dǎo)線沒有接好，開路了。接著是做開發(fā)板的連接，主要是把管腳鎖定的引腳和電路板相聯(lián)系。都很順利</p><p><b>　　五．實驗結(jié)果</b></p><p>　　實驗結(jié)果證明了結(jié)果的正確性</p><p><b>　　正弦波的波形圖</b></p><p>

38、<b>　　方波的波形圖</b></p><p><b>　　三角波的波形圖</b></p><p><b>　　六．心得體會</b></p><p>　　在整個課程設(shè)計中，遇到過很多問題，不過解決問題才是關(guān)鍵，才能在實驗中得到經(jīng)驗、獲得更牢固的知識。在實驗過程中，最開始總是編譯有問題，然后發(fā)現(xiàn)自己的

39、沒建工程，然后是License中的IP，每次編譯的時候我們總是忽略了這個問題從而出現(xiàn)問題；還有在自己寫程序的時候，要注意的一些符號，筆誤方面；還有，我們保存的文件一定要跟自己命名的文件名一致；還有一點要注意的是，做仿真波形要遭7.2做，而引腳鎖定要在10.0中做，這也是個比較關(guān)鍵的一個問題，因為10.0版本和7.2版本對器件的要求不一樣，7.2的版本需要使用Cyclone IV E EP4CE115F29C8,而在10.0版本中需用Cy

40、clone Ⅱ EP2C35F672C8。最后我們要注意的是，與開發(fā)板連接的時候，連線不要連錯了。</p><p>　　在此次課程設(shè)計中，我們收獲了很多，熟練的掌握了quartus2軟件的使用，并且還了解了開發(fā)板的使用方法和其中的一些原理，而從這次課程設(shè)計中，我們學(xué)會了新建工程、制圖、VHDL編程、制作元件、編譯仿真等等，雖然掌握的并不是很好，但也讓我們了解了很多這方面的知識。</p><p&