如何控制高速電路pcb設(shè)計(jì)中的串?dāng)_問題

1、<p>　　如何控制高速電路PCB設(shè)計(jì)中的串?dāng)_問題</p><p>　　[摘 要]在高速電路PCB設(shè)計(jì)中，信號(hào)完整性問題已成為每一位設(shè)計(jì)者必須重視和考慮的問題。而串?dāng)_作為信號(hào)完整性問題中的重要內(nèi)容，更加不可忽視。文章分析了串?dāng)_產(chǎn)生的機(jī)理，討論了各種影響串?dāng)_的因素，結(jié)合多年的工作實(shí)踐經(jīng)驗(yàn)，對(duì)如何控制串?dāng)_問題做了深入的研究。為高速電路PCB設(shè)計(jì)者提供一些參考。 </p><p>　　

2、[關(guān)鍵詞]高速；PCB；串?dāng)_；影響因素；控制 </p><p>　　中圖分類號(hào)：TP854.4 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-914X（2015）14-0364-01 </p><p>　　1 串?dāng)_問題產(chǎn)生的機(jī)理 </p><p>　　在一根信號(hào)線上有信號(hào)通過時(shí)，在PCB板上與之相鄰的信號(hào)線上就會(huì)感應(yīng)出相關(guān)的信號(hào)，我們稱之為串?dāng)_。由于產(chǎn)生的原因不同將串?dāng)_可分為

3、容性耦合串?dāng)_和感性耦合串?dāng)_兩類。 </p><p>　　容性耦合串?dāng)_，是當(dāng)干擾線上有信號(hào)傳輸時(shí)，由于信號(hào)邊沿電壓的變化，在信號(hào)邊沿附近的區(qū)域，干擾線上的分布電容會(huì)感應(yīng)出時(shí)變的電場[1]，而受害線處于這個(gè)電場里面，所以變化的電場會(huì)在受害線上產(chǎn)生感應(yīng)電流。由此產(chǎn)生容性耦合串?dāng)_。如圖1所示。 </p><p>　　感性耦合串?dāng)_，是當(dāng)信號(hào)在干擾線上傳播時(shí)，由于信號(hào)電流的變化，在信號(hào)躍變的附近區(qū)域，

4、通過分布電感的作用將產(chǎn)生時(shí)變的磁場，變化的磁場在受害線上將感應(yīng)出噪聲電壓，進(jìn)而形成感性的耦合電流，由此產(chǎn)生的串?dāng)_為感性耦合串?dāng)_。如圖2所示。 </p><p>　　2 影響串?dāng)_的因素 </p><p>　　2.1 耦合長度對(duì)串?dāng)_的影響 </p><p>　　對(duì)于遠(yuǎn)端串?dāng)_峰值與耦合長度成正比，耦合長度越長，串?dāng)_越大；而對(duì)于近端串?dāng)_，當(dāng)耦合長度小于飽和長度時(shí)，串?dāng)_將隨著

5、耦合長度的增加而增加[2]，但是當(dāng)耦合長度大于飽和長度時(shí)，近端串?dāng)_值將為一個(gè)穩(wěn)定值。 </p><p>　　2.2 線間距對(duì)串?dāng)_的影響 </p><p>　　無論是近端還是遠(yuǎn)端串?dāng)_，都會(huì)隨著線間距的增大而減小。而當(dāng)線間距大于等于線寬的3倍時(shí)，串?dāng)_就會(huì)很小。 </p><p>　　2.3 信號(hào)上升時(shí)間對(duì)串?dāng)_的影響 </p><p>　　信號(hào)上升

6、時(shí)間的快慢，對(duì)信號(hào)串?dāng)_的影響很大。當(dāng)上升時(shí)間縮短時(shí)，遠(yuǎn)端串?dāng)_噪聲越來越大。對(duì)于近端串?dāng)_來說，如果與傳輸線的時(shí)延相比，上升時(shí)間較短，則近端串?dāng)_與上升時(shí)間無關(guān)；而如果與傳輸線時(shí)延相比，上升時(shí)間較長，則近端串?dāng)_噪聲與上升時(shí)間有關(guān)（隨著上升時(shí)間的減小，近端串?dāng)_變大）。 </p><p>　　2.4 介質(zhì)層厚度對(duì)串?dāng)_的影響 </p><p>　　串?dāng)_與介質(zhì)層的厚度成正比列關(guān)系。介質(zhì)層厚度越薄，引起的

7、串?dāng)_就越小。 </p><p>　　3 串?dāng)_對(duì)高速PCB電路的影響 </p><p>　　在模擬系統(tǒng)中，大功率信號(hào)穿過低電平輸入信號(hào)或當(dāng)信號(hào)電壓較高的元件（如TTL）與信號(hào)電壓較低的元件（如ECL）接近時(shí)，都需要非常高的抗串?dāng)_能力。在PCB設(shè)計(jì)中，串?dāng)_對(duì)高速PCB的信號(hào)完整性主要有以下兩種典型的影響。 </p><p>　　3.1 串?dāng)_引起的誤觸發(fā) </p&g

8、t;<p>　　信號(hào)串?dāng)_是高速設(shè)計(jì)所面臨的信號(hào)完整性問題中一個(gè)重要內(nèi)容，由串?dāng)_引起的數(shù)字電路功能錯(cuò)誤是最常見的一種。 </p><p>　　3.2 串?dāng)_引起的觸發(fā)延時(shí) </p><p>　　在數(shù)字電路設(shè)計(jì)中，時(shí)序是重點(diǎn)考慮的問題。由于串?dāng)_的存在，而導(dǎo)致時(shí)序的延時(shí)。 </p><p>　　4 串?dāng)_問題的控制 </p><p>　　

9、在高速PCB設(shè)計(jì)中，串?dāng)_問題要重點(diǎn)關(guān)注，要消除串?dāng)_是不可能的，但可以在技術(shù)上將其抑制在可以接受的范圍內(nèi)。高速PCB設(shè)計(jì)的整個(gè)過程包括電路設(shè)計(jì)、芯片選擇、原理圖設(shè)計(jì)、PCB布局布線等步驟，設(shè)計(jì)時(shí)需要在不同的步驟里發(fā)現(xiàn)串?dāng)_并采取辦法來抑制它，從而達(dá)到減小干擾的目的。 </p><p>　　控制串?dāng)_問題可以從以下幾個(gè)方面考慮： </p><p>　　4.1 通過控制信號(hào)來抑制串?dāng)_ </p&

10、gt;<p>　　傳輸信號(hào)沿的變換速率對(duì)抑制串?dāng)_也有影響。其變換速率越快，對(duì)串?dāng)_的影響就越大。因此在器件選型的時(shí)候，在滿足設(shè)計(jì)規(guī)范的同時(shí)盡量選擇慢速的器件，并且避免不同種類的信號(hào)混合使用，因?yàn)榭焖僮儞Q的信號(hào)對(duì)慢變換的信號(hào)有潛在的串?dāng)_危險(xiǎn)。 </p><p>　　通過PCB電路設(shè)計(jì)，使得信號(hào)傳輸線的阻抗相匹配。要盡量使傳輸線近端或遠(yuǎn)端的終端阻抗與傳輸線阻抗相匹配，這樣可以對(duì)串?dāng)_的幅度進(jìn)行抑制，進(jìn)而達(dá)到

11、抑制串?dāng)_的目的[3]。 </p><p>　　4.2 采用屏蔽措施 </p><p>　　為高速信號(hào)提供包地是解決串?dāng)_問題的一個(gè)有效途徑。但是，包地又增加了布線量，從而導(dǎo)致有限的布線區(qū)域更加擁擠。 </p><p>　　地線屏蔽要求接地點(diǎn)間距要滿足一定的要求，一般小于信號(hào)變化沿長度的2倍。同時(shí)地線也會(huì)增大信號(hào)的分布電容，使傳輸線阻抗增大，信號(hào)沿變緩。 </p&

12、gt;<p>　　4.3 從產(chǎn)品設(shè)計(jì)上抑制串?dāng)_ </p><p>　　對(duì)于敏感的內(nèi)部電路要防止外界干擾信號(hào)的注入，同時(shí)也要防止內(nèi)部的噪聲電路與其他信號(hào)線之間的串?dāng)_，特別是對(duì)I/O信號(hào)線之間的串?dāng)_。 </p><p>　　4.4 通過PCB布線層和布線間距抑制串?dāng)_ </p><p>　　通過對(duì)布線層和布線間距的合理設(shè)置，有效的縮短并行信號(hào)線的長度，增大信

13、號(hào)傳輸線的間距，都可以有效的抑制串?dāng)_。 </p><p>　　增大印制線之間的距離可以減小容性耦合，而在印制線之間插入一根地線，對(duì)減小容性串?dāng)_更有效。抑制感性耦合相對(duì)比較難，要盡量降低回路數(shù)量，禁止信號(hào)回路共用同一段導(dǎo)線。同時(shí)由于容性耦合和感性耦合產(chǎn)生的串?dāng)_隨受干擾線路負(fù)載阻抗的增大而增大，所以減小負(fù)載以達(dá)到減小耦合干擾的影響[4]。 </p><p>　　在條件允許的情況下，盡量增大走線

14、間的距離，減小平行走線的長度，必要時(shí)可以采用固定最大平行長度推擠的布線方式，即jog走線。這種布線方式可以有效抑制串?dāng)_。如圖3所示。 </p><p>　　與地線相鄰的信號(hào)層應(yīng)布低電平模擬信號(hào)線和高速數(shù)字信號(hào)線，而與地線較遠(yuǎn)的信號(hào)層應(yīng)布低速信號(hào)線和高電平模擬信號(hào)線。 </p><p>　　減少平行布線，特別是輸人端與輸出端的布線，要嚴(yán)格禁止平行。這樣就可以避免反饋耦合，從而有效抑制了串?dāng)_的

15、發(fā)生。 </p><p>　　在PCB設(shè)計(jì)中，印制導(dǎo)線拐彎處一般取135度鈍角。 </p><p>　　時(shí)鐘線要與地線層相鄰，線寬盡量加大，每根時(shí)鐘線的線寬應(yīng)一致。 </p><p>　　如果兩個(gè)信號(hào)層是鄰近的，布線時(shí)按正交方向進(jìn)行布線，以減少層與層之間的耦合，通過端接，使傳輸線的遠(yuǎn)端和近端阻抗與傳輸線匹配，進(jìn)而減小串?dāng)_。 </p><p>

16、　　在PCB設(shè)計(jì)中，一般采用統(tǒng)一的地，通過數(shù)字電路和模擬電路分區(qū)布局布線。數(shù)字地與模擬地要分開，布線不能跨越分區(qū)間隙，否則串?dāng)_將會(huì)急劇增強(qiáng)。 </p><p><b>　　5 結(jié)語 </b></p><p>　　串?dāng)_是信號(hào)完整性中的重要內(nèi)容，影響系統(tǒng)的時(shí)序、降低噪聲容限，導(dǎo)致系統(tǒng)無法正常的工作。耦合長度、線距、信號(hào)的上升時(shí)間以及介質(zhì)層對(duì)兩線之間的串?dāng)_都有直接影響， 減

17、少串?dāng)_最有效的方法就是減少不良的信號(hào)耦合，在PCB設(shè)計(jì)中，要盡量減少串?dāng)_的發(fā)生，從而使串?dāng)_影響達(dá)到最小程度。本文提出了一些減小串?dāng)_的方法，對(duì)于在高速高密度的電路設(shè)計(jì)中解決串?dāng)_問題有一定的指導(dǎo)意義。 </p><p><b>　　參考文獻(xiàn) </b></p><p>　　[1]周景潤.Cadence PCB 設(shè)計(jì)與制版[M].北京：電子工業(yè)出版社，2005. </p