高速數(shù)據(jù)錄取存儲和回放系統(tǒng)設計.pdf

1、隨著雷達技術的發(fā)展，雷達的功能越來越復雜，而其所處的環(huán)境又比較復雜，為了能夠探測和模擬真實的雷達場景，需要對數(shù)據(jù)進行現(xiàn)場采集和存儲以及回放，所以如何實現(xiàn)對雷達信號的高速數(shù)據(jù)錄取存儲以及回放十分重要。
　　本文基于FPGA設計了一種高速數(shù)據(jù)錄取存儲和回放系統(tǒng)。系統(tǒng)首先將接收的模擬單端信號轉換為差分信號，由ADC進行模數(shù)轉換后，數(shù)據(jù)存儲到Flash陣列中，數(shù)據(jù)回放時從Flash中讀取數(shù)據(jù)并發(fā)送給DAC進行數(shù)模轉換，最后經(jīng)過正交調制混頻

2、后輸出作為回放后信號。系統(tǒng)要求最高達到500Msps錄取和回放速率，12位或以上數(shù)據(jù)分辨率，最高240MB/s數(shù)據(jù)讀寫速度。整個系統(tǒng)集成數(shù)據(jù)錄取、存儲和回放功能于一體，能夠獨立進行調試，不需要與上位機進行通信，提高了系統(tǒng)便攜性，節(jié)省了系統(tǒng)資源。
　　本文先給出數(shù)據(jù)錄取存儲以及回放技術的研究背景和發(fā)展現(xiàn)況。然后結合系統(tǒng)設計要求將整個系統(tǒng)劃分為五個子模塊，分別針對各模塊給出了具體的硬件和軟件設計方案，并進行了仿真驗證。最后給出實際硬件