高速低功耗靜態(tài)隨機存儲器設計與驗證.pdf

1、現(xiàn)代集成電路(IC)設計中硅片面積的大部分是用于存儲相關數(shù)據(jù)值和程序指令。隨著半導體業(yè)的飛速發(fā)展，對存儲器的需求突飛猛漲。而靜態(tài)隨機存儲器(SRAM)以其無需刷新、使用方便以及速度較快等優(yōu)勢占據(jù)關鍵地位。進入納米工藝技術水平后，對SRAM性能的要求日益嚴格，尤其是其穩(wěn)定性、功耗和速度等方面。尤其是在40nm CMOS工藝節(jié)點以后，電路設計受工藝的影響因素增大，綜合性的高性能成為發(fā)展趨勢。
　　本文設計的出發(fā)點是，設計一款高穩(wěn)定性低

2、功耗的高速芯片。確定需求后，在具體設計時，首先需要設計一款低功耗的SRAM芯片;其次，考慮電路設計復雜度的前提下，改進電路設計，優(yōu)化SRAM芯片的讀取時間，提升SRAM芯片的讀取速度。實際采取的設計方案是，基于40nm低功耗CMOS工藝技術，綜合考慮芯片的穩(wěn)定性和速度，對存儲單元陣列部分進行設計以及外圍電路的合理設計，實現(xiàn)低功耗的需求。其次，在低功耗電路的基礎上對該電路進行改進優(yōu)化，減小SRAM芯片的讀取時間，使得設計的SRAM芯片的速