非揮發(fā)性半導(dǎo)體存儲(chǔ)器技術(shù)研究.pdf

1、隨著集成電路的集成密度和性能高速發(fā)展，其對(duì)半導(dǎo)體存儲(chǔ)器的性能指標(biāo)提出了更高的要求，對(duì)大容量、高性能、高密度和低功耗的半導(dǎo)體存儲(chǔ)器的追求使得存儲(chǔ)器電路設(shè)計(jì)面臨艱巨的任務(wù)。本論文以國內(nèi)自主研發(fā)的非揮發(fā)性半導(dǎo)體存儲(chǔ)器工藝OTP(One-Time Programmable Memory,OTP)存儲(chǔ)單元為基礎(chǔ)，主要研究了非揮發(fā)性半導(dǎo)體存儲(chǔ)器芯片的電路設(shè)計(jì)方法，完成了一款32M容量、8bit數(shù)據(jù)寬度、22位地址總線、60ns讀取速度的OTP半導(dǎo)體

2、存儲(chǔ)器芯片設(shè)計(jì)。
　　 論文從系統(tǒng)級(jí)、模塊級(jí)、電路級(jí)和物理級(jí)對(duì)非揮發(fā)性存儲(chǔ)器芯片設(shè)計(jì)中的關(guān)鍵設(shè)計(jì)技術(shù)進(jìn)行了研究。論文首先對(duì)非揮發(fā)性存儲(chǔ)器存儲(chǔ)單元的存儲(chǔ)特性進(jìn)行研究，根據(jù)OTP存儲(chǔ)單元和存儲(chǔ)陣列的特性，提出合理的芯片性新能指標(biāo)，對(duì)芯片進(jìn)行功能定義和模塊劃分，接著對(duì)芯片的各個(gè)模塊進(jìn)行電路設(shè)計(jì)，最后完成各個(gè)模塊的物理版圖實(shí)現(xiàn)。
　　 論文中設(shè)計(jì)了一種高密度的譯碼器電路架構(gòu)，同時(shí)針對(duì)陣列提出了解決讀取和編程時(shí)存在的陣列橫向?qū)?/p>

3、流問題。設(shè)計(jì)了具有雙參考支路能提高讀取速度的負(fù)載型靈敏放大器電路構(gòu)架，同時(shí)提高了靈敏放大器的精確度。完成了其他主要模塊如電源管理模塊，ATD模塊，數(shù)字控制邏輯電路的設(shè)計(jì)。
　　 結(jié)合版圖布局布線基本方法，對(duì)各個(gè)模擬模塊物理版圖的實(shí)現(xiàn)進(jìn)行優(yōu)化，提高存儲(chǔ)密度，增加了芯片的利用率，在數(shù)字控制邏輯設(shè)計(jì)時(shí)采用標(biāo)準(zhǔn)單元來綜合產(chǎn)生電路。版圖設(shè)計(jì)時(shí)，對(duì)整個(gè)系統(tǒng)合理布局布線，使得系統(tǒng)具有高密度、速度快、存儲(chǔ)單元之間串?dāng)_小、高壓電路負(fù)載小、系統(tǒng)面積