應(yīng)用于DSP時鐘系統(tǒng)的電荷泵鎖相環(huán)設(shè)計.pdf_第1頁
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文檔簡介

1、鎖相環(huán)(PLL)電路廣泛應(yīng)用于實現(xiàn)高精度時鐘信號產(chǎn)生、無線通信調(diào)制解調(diào)技術(shù)及時鐘數(shù)據(jù)恢復(fù)與同步等功能。隨著現(xiàn)代社會信息化的不斷深化，對鎖相環(huán)的性能的要求也逐漸增高，鎖相環(huán)電路各電路參數(shù)之間的折衷關(guān)系也越來越緊張。本文以對鎖相環(huán)路各電路參數(shù)之間折衷關(guān)系的分析為基礎(chǔ)，綜合考慮芯片在工藝及成本上的限制，完成了一款面向數(shù)字信號處理器(DSP)時鐘產(chǎn)生系統(tǒng)的電荷泵鎖相環(huán)電路設(shè)計。
　　本文以傳輸函數(shù)為基礎(chǔ)對電荷泵鎖相環(huán)電路進行系統(tǒng)級分析，建

2、立了多個基于不同環(huán)路參數(shù)的歸一化傳輸函數(shù)，分析各環(huán)路參數(shù)之間的折衷關(guān)系，借助Matlab數(shù)學(xué)分析工具對歸一化傳輸函數(shù)中各環(huán)路參數(shù)進行幅頻響應(yīng)與相頻響應(yīng)的掃描分析，最終得出適用于DSP時鐘處理系統(tǒng)的系統(tǒng)設(shè)計方案。根據(jù)系統(tǒng)方案對各單元電路的指標要求，在 Cadence平臺下完成了鑒相器、電荷泵模塊、壓控振蕩器及分頻器等單元電路的設(shè)計分析，并在中芯國際SMIC0.18um RF工藝下完成了電荷泵鎖相環(huán)整體電路設(shè)計及仿真驗證，通過Virtuso

3、工具完成版圖的繪制與驗證工作。
　　最終電荷泵鎖相環(huán)實現(xiàn)1~10倍頻輸出，頻率輸出范圍25MHz~350MHz，在300MHz標稱工作頻率下周期與周期抖動(Cycle to Cycle)峰峰值小于20ps，鎖定時間小于46us，動態(tài)功耗小于5mW。其中，電荷泵電路在0.5~1.5V輸出范圍內(nèi)電流失配誤差小于0.1％，壓控振蕩器的相位噪聲為-64.59dBc/Hz@100kHz、-91.39dBc/Hz@1MHz、-116.55dB

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